当单芯片规模撞到物理极限的时候，半导体行业把所有组件全都焊死在一块晶圆上的模式算是到头了。过去几十年里，为了省电和高集成度，大家把 CPU、内存还有 AI 加速器全挤在一块 SoC 里。可现在芯片尺寸越来越小，良率直线掉、功耗蹭蹭往上涨，传统的做法显然不行了。再加上 AI 训练和推理产生的海量数据，光靠一个芯片跑不动，数据在芯片之间传输的时候变成了“耗电黑洞”，为了把庞大数据集挪过来挪过去，系统得烧掉大量电力还得花大力气散热，冷却成本甚至比算题本身还贵。 为了解决这个问题，“小芯片架构”（Chiplet）就出来了。这个法子简单说就是把大积木拆成小块乐高，把原本堆在一起的核心、I/O、AI 加速器这些模块分开制造，再用统一的接口拼接到一起。好处是哪块模块良品率低直接换了就行，不用赔整张晶圆；性能也能按需配，在最吃劲的地方用最强的核心，在省电的地方放低功耗模块；数据不用跑得那么远了，延迟和能耗也跟着降下来。 为了让不同厂商的小芯片能顺利对接，2022 年诞生了个叫“UCIe”的标准。这是个通用的芯片级高速互连协议，一口气把英特尔、AMD、ARM、谷歌、Meta、微软、高通还有三星、台积电这些巨头都拉进了同一个阵营。它的设计分层很灵活，能跟 PCIe、CXL、NVLink 这些现成的协议无缝对接，以后买 A 厂商的核心就能跟 B 厂商的加速器拼装在一起了。“标准”这东西一旦成了共识，就是降维打击。 HPC 这块地儿先试水了。橡树岭国家实验室搞的 Frontier 超级计算机就是用的 AMD EPYC 的 Trento CPU，把多颗小芯片封装成单板了。英伟达则是在一个大芯片上叠了两个 GPU 和一个 CPU，想靠堆层数来换算力。Cerebras 甚至直接做出了巨无霸级的大块头。更多的厂商还是选了小芯片加上 UCIe 这种拼乐高的路子。Cadence 测出来的数据显示，同样的封装尺寸下，小芯片方案的性能能翻三倍、功耗能降十倍，性价比太明显了。 当二维平面装不下更多晶体管的时候，三维封装就成了新战场。通过在 Z 轴方向把小芯片叠起来计算密度就直线上升了。这种堆叠还能支持异构结构——把 AI 加速器放在最顶层、高速缓存放中间、功耗低的控制模块放底层，做到“算力下沉、功耗上移”。当然三维堆叠也带来了散热、成本和良率的难题；不过大家都觉得这种可拆卸、可升级的摩天楼式架构才是未来十年最稳当的路子。 现在这生态还在早期阶段，但抢标准就是抢入场券。UCIe 普及的快慢决定了谁赢谁输：早入局的能锁定客户和产能；观望的可能就面临生态封闭、投资打水漂的风险。Mayank Bhatnaga 说得很直白：“一旦大家都跑在同一套标准上，UCIe 就从‘加分项’变成‘准入门槛’了。”随着产业链的人一起推 UCIe，生态雪球越滚越大。下一个十年没有 UCIe 的芯片组肯定会被市场淘汰。 说到底，“拼积木”的小芯片时代才刚刚开始加速跑呢！