当前，高带宽存储器（HBM）与高端算力芯片的深度耦合，已成为数据中心与大模型训练、推理的重要技术路线。但随着算力需求持续上升，单体芯片面积所受的物理上限正成为性能继续提升的“硬约束”。业内普遍认为，先进光刻的光罩尺寸决定了单芯片可制造的最大面积约为858平方毫米，这使得同一颗主芯片上继续堆叠更多计算、缓存与互联逻辑的空间日益受限。问题在于，算力芯片要提升性能与能效，往往需要更复杂的片上互联、更大的缓存，以及更高带宽的存储通路，这会显著推高晶体管数量与布线资源需求。当主芯片面积逼近上限后，依靠“做大芯片”来换性能难以为继，同时功耗、散热与制造良率等压力也会深入放大，形成“面积—功耗—成本”的多重制约。造成这个瓶颈的原因，既有物理限制，也与系统架构的演进方向有关。一上，AI训练与推理对内存带宽和容量的依赖明显增强，HBM成为提升系统吞吐的关键；另一方面，传统将主要逻辑集中在主芯片上的设计方式，越来越难在面积约束下兼顾能效目标。为此，业内主要提出两条路径：其一，通过多芯片（Chiplet）将大芯片拆分为多个小芯片并进行高速互联；其二，将部分原本位于算力主芯片上的电路功能转移到与HBM紧邻的基础裸片上，尽量“就近分担”，从系统层面缓解主芯片的面积压力。 在这一背景下，有媒体报道称，随着HBM进入HBM4阶段，HBM基础裸片将更多采用逻辑半导体工艺，从而具备承载逻辑电路的能力。基础裸片制程越先进，单位面积可集成的逻辑规模越大，也更有利于降低功耗、提升能效并改善信号完整性。报道提到，三星电子计划为定制HBM基础裸片提供覆盖4纳米至2纳米的解决方案，并由其系统LSI业务新设的定制SoC团队推动涉及的工作。此外，业内也关注到台积电计划在定制HBM基础裸片上导入N3P制程，显示该领域正成为先进制程与先进封装协同竞争的新焦点。 这一动向可能带来的影响，首先体现在产业分工与竞争格局上。HBM不再只是“存储器件”，而是与逻辑计算更紧密融合的系统级部件；基础裸片也将从“承载与连接”延伸到“部分计算与控制”，推动存储、代工、封装、系统设计等环节的协同进一步加深。其次，对下游芯片厂商而言，若能在HBM基础裸片上卸载部分电路，主芯片可释放面积给更关键的计算单元或互联结构，有望在不突破光罩上限的前提下提升系统算力密度与能效表现。再次，从供应链角度看，基础裸片采用更先进制程，意味着成本、产能与良率管理的重要性上升，相关企业需要在技术路线、量产节奏与客户需求之间更精准地取得平衡。 在对策层面，行业或将更倾向采取“制程+封装+架构”一体化路径：用更先进的基础裸片工艺提升逻辑承载能力，用先进封装缩短互联距离、降低能耗与延迟，并通过系统架构重构实现任务拆分与资源更优配置。对企业而言，围绕定制需求建立专门团队，也表明定制化正成为高端算力时代的重要能力之一：不同应用对带宽、容量、延迟、功耗与成本的权重并不相同，在标准化产品之外，需要更灵活的组合与协同设计。 展望未来，随着HBM4及后续规格推进，基础裸片更可能成为“第二逻辑承载平台”，其迭代节奏将与算力芯片更加同步。可以预期，先进制程在基础裸片上的导入将进一步加快，定制化供给与生态合作将更为紧密；与此同时，围绕产能保障、封装良率、热管理与整体系统可靠性的挑战也会更加突出。谁能在制程、封装与系统设计的协同上率先形成稳定的规模化能力，谁就更可能在新一轮算力基础设施竞赛中占据主动。
半导体产业的竞争，本质是技术创新与生态协同的双重较量。三星电子此次布局，既是在应对物理极限带来的约束，也是在为下一代计算架构探索可行路径。在各国加码先进制造业的背景下，如何通过持续创新突破关键技术瓶颈，将成为衡量企业核心竞争力的重要尺度。这场围绕纳米级工艺的角逐，可能推动全球半导体产业价值链格局的再平衡。